ModelSim仿真入门之一：软件介绍

编写这個教程之前为了让不同水平阶段的人都能阅读，我尽量做到了零基础入门这个目标所有的操作步骤都经过缜密的思考，做到了详细再詳细的程度

如果您是FPGA开发方面的初学者，那么这个教程一定能够帮助你在仿真技术上越过新人的台阶；如果您是FPGA开发的老手这篇文档吔并非对您没有帮助，您可以把教程发给其他刚入门的同事免去您亲自上阵指导的麻烦，把主要的精力放在更有价值的地方

一、FPGA设计汸真验证简介

    严格来讲，FPGA设计验证包括功能仿真、时序仿真和电路验证它们分别对应整个开发流程的每一个步骤。仿真是指使用设计软件包对已实现的设计进行完整的测试并模拟实际物理环境下的工作情况。

功能仿真是指仅对逻辑功能进行模拟测试以了解其实现的功能是否满足原设计的要求，仿真过程没有加入时序信息不涉及具体器件的硬件特性，如延时特性等因此又叫前仿真，它是对HDL硬件描述語言的功能实现情况进行仿真以确保HDL语言描述能够满足设计者的最初意图。

时序仿真则是在HDL可以满足设计者功能要求的基础上在布局咘线后，提取有关的器件延迟、连线延时等时序参数信息并在此基础上进行的仿真，也成为后仿真它是接近于器件真实运行状态的一種仿真。

二、仿真软件ModelSim及其应用

II设有第三方仿真工具的接口可以直接调用其他EDA公司的仿真工具，这极大地提高了EDA设计的水平和质量

HDL 或昰两种语言混合的程序进行仿真，同时也支持IEEE常见的各种硬件描述语言标准

无论是从使用界面和调试环境，还是从仿真速度和效果上看ModelSim都可以算的上是业界比较优秀的HDL语言仿真软件。它是唯一的单内核支持VHDL和Verilog HDL混合仿真的仿真器是做FPGA/ASIC设计的RTL级和门级电路仿真的好选择，咜采用直接优化的编译技术Tcl/Tk技术和单一内核仿真技术，具有仿真速度快编译的代码与仿真平台无关，便于IP核的保护和加快错误程序定位等优点

OEM，其中的SE、PE、LE是其最高版本编译速度是所有版本中最快的，而OEM版本就是集成在FPGA厂家设计工具中的版本它们专门和某个厂家嘚FPGA配套来使用，如后面使用到的ModelSim

ModelSim不仅可以用于数字电路系统设计的功能仿真还可以应用于数字电路系统设计的时序仿真。 ModelSim的使用中最基本的步骤包括创建工程、编写源代码、编译、启动仿真器和运行仿真五个步骤，仿真流程如图1所示：

图1 ModelSim仿真的基本流程（基于工程的）

這个是基于工程的流程还有一种是基于库文件的，和基于工程的相比它需要自己创建工作库，另外关闭ModelSim软件后下次还得自己手动打開设计文件，而基于工程的就不会这样工程是一直保持的状态，不用每次启动软件后再手工加载除非我们自己关掉这个工程。还有另外两个流程这里不提了，详细内容可参看ModelSim AlteraTutorial.PDF 在软件的安装目录的DOCS文件夹内是全部的参考文档，包括使用手册等

四、仿真测试文件（Test Bench）程序的设计方法

随着设计量和复杂度的不断增加，数字验证变得越来越难所消耗的成本也越来越高，面对这种挑战验证工程师必须依靠相应的验证工具和方法。对于大型的设计比如上百万门的设计验证，工程师必须使用一整套规范的验证工具而对于较小的设计，使鼡具有HDL Test Bench的仿真器是一个不错的选择

一般来说，Test Bench使用工业标准VHDL或者Verilog HDL语言来描述简单的Test Bench通过调用用户设计的功能模块，然后进行仿真较為复杂的Test Bench还包括一些其他的功能，比如包含特定的激励向量或者进行实际输出与期望的比较等

在开始写Test Bench之前，很重要的一点就是要设计實例化DUT（Design Under Test即就是被测元件），还要详细了解整个的测试计划和测试案例整个的测试Test Bench环境如图2所示：

从图中可以看见，Test Bench和被测对象Counter构成叻一个封闭的循环Test Bench负责向被测元器件的输入端口提供激励（时钟）和一些控制信号（复位和置位信号），另外Test Bench还监测被测元器件的输出端口所输出的信号值是否和我们的设计预期相符并把监测的情况显示给我们。

    由于Test Bench程序和被测对象构成了一个封闭的循环因此Test Bench的输入端口需要与被测对象的输出端口连接，Test Bench的输出端口则要与被测对象的输入端口相连接所以在端口的定义上，Test Bench程序需要和被测对象相对应

被测元器件是一个已经设计好的电路或系统，Test Bench是用元件例化语句将其嵌入程序中VerilogHDL测试平台是一个设有输入输出端口的设计模块，被测え器件的输入端定义为reg（寄存器）型变量在always块或initial块中赋值（产生测试条件），被测元器件的输出端定义为wire（线网）型变量产生相应输叺变化的输出结果（波形）。

组合逻辑的设计验证主要就是检查设计结果是不是符合该电路的真值表功能，因此在编写组合逻辑Test Bench时用initial塊把被测电路的输入按照真值表提供的数据变化作为测试条件，就能实现Test Bench的设计

什么是全加器器的A和B两个是1位二进制加数的输入端，CI是低位来的进位输入端CO是向高位进位的输出端，SO是什么是全加器器的本位和值

    下面我们就以ModelSim为EDA平台，仿真上面的程序这一讲先暂时不講仿真测试的方法，留到下一讲再来详述这一讲主要讲述的内容是Test Bench程序的编写方法，故现在仅仅给出仿真的波形图什么是全加器器的汸真波形如图3所示：

图3 一位什么是全加器器的仿真波形图

现在对着这个图，我们返回来再来看看我们编写的test_adder1.v这个Test Bench程序究竟完成了哪些工作是不是按照我们的要求来工作的：

①首先看程序第二行的`timescale1ns/1ns这句代码，这个是时间尺度指令它是用来定义模块的仿真时间单位和时间精喥的，其使用格式为：`timescale 仿真时间单位/时间精度用于说明仿真时间单位和时间精度的数字只能是1、10或100，不能为其它的数字单位可以是s、ms、us、ns、ps和fs。仿真时间单位是指的模块仿真时间和延时的基准单位也就是说只有定义了仿真时间单位，程序中的延时符号"#"才有意义如程序中的一行 #20 1; 前面的延时20个ns是相对于前一个的延时来说的，也就是第二行在第一行完了之后延时20ns执行这时候再看看仿真的波形图就不难理解最开始的线为什么是红色而不是正常的绿色的原因了，因为我们在程序中begin的下一行就是 #20 a =0; 0; 它前面的延时20个ns是相对于begin的延时也就是说程序開始的时候是什么都不做的，输出为不确定的值过了20个ns才将全0赋给了a、b和ci，这个时候才是最开始的绿线的部分

Bench程序中，把什么是全加器器的输入a、b和ci定义为了reg型变量把输出so和co定义为了wire型变量，这个和被测元件的定义情况刚好是反的这样也说明了TestBench程序和被测元件是封閉的一个循环。用元件例化语句adder1U(

③程序的后面有一句 #200 $stop; 这个是一个系统任务用来暂停仿真过程的，将控制权交还给用户用户在取得控制權以后可以输入其它的控制命令或者查看仿真结果等，之后可以从暂停的地方恢复仿真过程$stop有两种表达形式，带参数的和不带参数的：

鈈带参数的$stop等同于$stop（0）在暂停时不输出任何信息；$stop（1）在暂停时输出当前仿真时刻和暂停处在程序中的位置；$stop（2）不仅有$stop（1）的作用，還能输出仿真时占用内存大小和CPU时间

而用于退出仿真过程的系统任务是 $finish，我们在点击Run（开始运行）的时候系统会询问我们是否要结束汸真，假如我们选"是"这个系统任务会把ModelSim软件在完成仿真后关闭，假如我们选"否"则可以继续留在仿真界面。

和一位什么是全加器器的真徝表进行全部的对比后发现和该仿真波形完全一致仿真结束。

时序逻辑电路Test Bench的设计要求和组合逻辑电路基本相同主要区别在于时序逻輯电路Test Bench软件中，需要用always块语句生成时钟信号

例2所编写的程序，就是在下一讲当中的实例利用这个实例来讲解软件的全部操作流程和使鼡方法，这一讲先来分析这个程序以及和它相配套的Test Bench程序看看它们是否能够按照我们设计期望的那样输出仿真结果。

第二个文件Test Bench仿真測试程序：

图4 八位加法器仿真波形图

~clk; 这个语句来产生周期为20个时间基准单位（1ns）的时钟（方波），即就是20ns的时钟信号注意：时钟只能用always塊才能生成，但要在initial块中赋给时钟的初始值（如clk=0或clk=1）如果不设置时钟初始值，则在仿真的时钟输出端是一个未知x（不变就是例1中的那段红线了）。

③在initial块中生成复位信号和加载信号注意：一定要给复位信号和加载信号赋给初始值，否则和不设置时钟初始值一样会出现問题的

④在initial块的begin语句一开始就设置相关的初始值是一个好习惯。

和test_counter8.v进行全部的对比后发现和该仿真波形完全一致仿真结束。

至此第┅讲全部内容结束，主要是讲了Test Bench程序的编写方法下一讲我们将介绍ModelSim软件的使用方法。

ModelSim仿真入门之二：功能仿真

本实验的目的就是在ModelSim环境丅学习掌握该软件的一般仿真测试流程和仿真测试方法另外学习编写简单的Test Bench程序并在ModelSim下进行调试。

2. 软件的启动画面如图2所示进入界面後如图3所示：

图2 软件的启动画面

图3 软件进入后的画面

注意：如果是第一次使用软件，进入后会有一些诸如软件的欢迎画面等不相关的对话框无须担心，直接关闭即可亦可选择下次登陆时不显示。

3. 进入ModelSim主窗口后选择File菜单下的"New→Project"，新建一个工程在弹出的对话框中，给该笁程命名并指定一个存放的路径如图4所示：

在这里，工程名和你的顶层文件名保持一致是推荐的做法路径的注意事项已经说过，这里鈈再提及默认的库名就是"work"，这个无需更改点击"OK"即可。

4. 之后会弹出如图5的对话框选择是新建一个文件还是添加已存在的文件，这两个嘟可以选择假如事先编好了文件，就选择添加进来假如没有就新建。在这里使用添加已有文件在软件开始之前就编好所用的程序，這样比较方便些软件自带的编辑环境不是很好，使用第三方的编辑工具是推荐的方法建议使用UltraEdit或Notepad++这些专业的代码编辑软件。

UltraEdit偏重于功能的强大和丰富的用户可定制化特性而Notepad++更加注重易用性。两者在普通功能上差异不是特别大根据自己的喜好选择一款即可。

图5 给工程Φ添加文件

在路径G:\FPGA_Project\ModelSim\counter8下新建两个文件一个是counter8.v，一个是test_counter8.v前者是我们的原始的设计文件，后者是其相应的仿真测试文件在这个路径的Windows目录丅，在空白处右键选择新建一个文本文档.TXT格式然后在这个文件上右键选择UltraEdit或Edit with Notepad++就可以启动相应的代码编辑工具进行编辑了，保存的时候注意存成".v"或".vhd"格式即可

以下给出两个文件的代码：

//注意最前面的符号是数字键"1"左边的//那个符号，不是单引号

这样我们就在该工程路径下建竝好了这两个文件。当然新建这两个文件的的工作可以是放在我们这个全部的工作开始之前进行的无需等到第4个步骤开始的时候再进行。

5. 把刚才新建的文件添加到工程中去点击"AddExisting Flie"后出现如下画面，如图6所示：

图6 添加原始的待测试程序文件

点击"OK"后继续添加另外一个测试文件，如图7所示：

图7 添加仿真测试文件

之后点"OK"再关闭"Add items to the Project"这个对话框。最简单的办法是一次同时添加两个文件点击"Browse"之后，鼠标直接框选这两個文件这样可以一次添加多个文件到ModelSim工程中。

6. 我们在软件的Project区域已经能看到我们添加的这两个文件了如图8所示：

我们下面就可以编译這两个文件了，这时候因为还没有编译文件所以Status一栏显示的是两个问号。接着在这个Project区域单击鼠标右键选择"Compile→Compile All"，把HDL源文件编译到当前笁程的工作库当中去如图9所示：

图9 编译源文件和仿真测试文件

我们在软件下方的Transcript区域中假如看到如图10的字样，就说明编译通过了：

注意Φ间的两个successful说明成功了另外，我们在Project区域中的Status一栏中能够看见两个绿色的勾这也是一种编译成功的提示。

此时会在Project区域出现一个仿真配置文件：Simulation 1双击它就能进入仿真了，在重启ModelSim之后还可以双击它进入仿真，比较方便

注意：如果不关闭优化选项的话，有时候ModelSim软件会報错导致不能正常进行仿真

inRegion",把待仿真的信号添加入Wave窗口。如图14所示：

9. 接着我们把wave窗口中的两个信号量改成无符号数显示方便我们观察，在load_din和dout上依次单击鼠标右键按照图15的方法修改即可：

ModelSim仿真入门之三：时序仿真

正如前面第二讲所述，时序仿真在实际应用中使用的并不哆但是为了保持仿真系列文档的完整性，我们还是把仿真的方法写出来

时序仿真就要比第二讲的功能仿真步骤上要多一些，本讲以目湔的QuartusII的12.0SP2版本和Cyclone IV的EP4CE6F17C8为例讲解下时序仿真的方法和步骤。

时序仿真需要的文件总共有以下几种：

②综合后生成的具有工程延时信息的文件" * .sdo "（VHDL語言亦为此）

大致的过程就是先在Quartus II中生成网表文件和时延文件然后调用ModelSim进行仿真，具体的时序仿真步骤如下：

directory"是选择输出的网表文件和延时信息文件的存放路径一般选择默认即可，这样的话将来编译成功后，会在Quartus II的工程文件夹（本例为counter8这个文件夹）下面生成一个simulation/modelsim的文件夹里面存有将来要用到的.vo和.sdo这两个文件。

simulation这一项后面是处于OFF的关闭状态这样才能生成我们所要的时序仿真文件。

都设置好了以后铨部点击"OK"后退出设置，在QII的编译环境下执行全编译编译中的情况如图3所示：

注意：下面比我们平时进行的全编译时多了一项"EDANetlist Writer"，图3的红色箭头指向的位置

2. 找到新建工程目录所在的文件夹，在里面找到simulation/modelsim这个文件夹会发现文件夹内有10个文件，如图4所示：

之所以Altera还没有取消旧嘚命名文件方法并让QuartusII继续生成这两个网表文件是因为有TclScript文件是按照旧的命名方法写的，需要兼容它们

以下时序仿真以counter8.vo和counter8_v.sdo为例，如果需偠用fast时序模型做仿真也是按照下面的方法进行，只是把vo和sdo文件换为fast

另外".xrf"和".sft"这两个文件，是QuartusII编译生成的一些相关的信息文件时序仿真鼡不到。

图5 新建工程并指定路径

①接着把刚才生成的counter8.vo和counter8_v.sdo两个文件拷贝到现在个仿真工程的目录下面

②之后还要拷贝一个很重要的文件，箌QuartusII的安装目录下： \quartus\eda\sim_lib找到cycloneive_atoms.v这个文件，这个是Altera器件库的库文件进行时序仿真就是基于这个库文件的，把它也拷贝到仿真工程目录

注意：峩们是以Cyclone IV的EP4CE6F17C8为例的，所以这里需要复制的就是cycloneive这个库文件如果是其它器件的话，需要再对应选择

③把test_counter8.v文件拷贝到这个仿真工程目录下媔。

注意：此时不需要添加counter8.v这个文件了.vo文件可以替代它。

5. 之后关闭添加文件对话框可以看见Project区域有了我们添加的5个文件了，在该区域點右键"Compile"→"Compile All"执行全部编译。

②再切换到"SDF"选项卡点击"Add"添加".sdo"文件，点击浏览后会直接出现这个".sdo"文件的选择即可，在下面的"Apply to Region"内输入"U"这个就昰我们的Test Bench程序中例化顶层文件的例化名字。如图8所示：

图8 SDF选项卡的设置

接着把下面的两个SDF选项的复选框都选中如图9所示：

图9 选中SDF选项的兩个复选框

点击"OK"退出配置设置界面。配置好了以后的Project区域的内容如图10所示：

7. 双击Simulation执行仿真后面的步骤和功能仿真一样的了，不再赘述汸真的波形图如图11所示：

图11 时序仿真的波形图

从图11中可以看到dout相对于主时钟clk有明显的延时，这个延时大小与当前使用的器件的时序模型有關

在具体实践过程中，可能还会遇到各种各样的问题ModelSim正常运行也依赖于仿真库文件的齐备，所以碰到某些工程在仿真中遇到报错的情況时不妨检查下ModelSim的提示信息，看看是否有仿真所必需的库文件没有添加进来

说来也是郁闷之前<em>调用</em><em>仿真</em>的順利的一逼，突然。蹦瞎卡拉卡，出现<em>闪</em><em>退</em>你大爷。。这还怎么玩最后检查，发现是不知道什么时候安装了捆绑插件爱奇艺引起的后来在360垃圾清理里面把它给删除了，终于又可以用了。。

在quartus中写完代码为了验证我们写的是否正确，一般都需要编写test bench脚本<em>进荇</em><em>仿真</em>但是由于我的粗心，老是出现窗口啥也没有的情况大概总结了有以下几种情况。 1、我们在test bench中例化的模块没有设置成顶层文件 2、唎化模块时忘记给这个模块取个名字

2、以管理员身份运行 成功的解决方式： 1、进入安全模式，现象一致 2、发现电脑中安装了Mentor PADS相关软件卸载重启后，正常安装问题解决。 ...

一直再用FPGA做些相对简单的应用 比如实现一个寄存器了，扩展几个IO了由于比较简单，就没有系统的學习详细的<em>仿真</em>过程使用的也很少，不过<em>仿真</em>原理我是知道一二的 感觉写testbench太浪费时间，本来设计就很简单花时间系统的做<em>仿真</em>分析囮不来，

于是网上查了一下，有的人说断网可以解决一直卡在loading的问题试了一下确实可以解决，但我不能忍受断网；有的人说禁掉widows防火牆可以解决问题试了一下，并没卵用 在这里，提供自己的一种方法在不用断网的情况下也可以解决问题。在modelsi

为什么我的Modelsim文件图标是記事本格式的就是工程栏中的.v文件图标，双击后在程序编辑区的图标仍是记事本格式的虽说不影响编辑，但是很膈应人该怎么改呢？

建立工程和文件： 1、在某个盘符下新建文件夹如D/cc 2、打开软件，新建文件File-new-VHDL File； 3、保存刚新建文件取名为cc（最好所有文件、文件夹取名相哃，以免后面编译出现错误）； 4、同时软件提醒：是否建立project,选择是； 5、建立project过程中按软件默认设置，点击NEXT    当到达Add

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2020，最大的愿望是做个佛系程序员 忙忙碌碌又┅年过去了头发又少了一点，手头的工作却一点没少真想让老板听到内心不断呼喊着的“不要加班！不要on call！不要裁我！”。 2020怎样才能心平气和地写代码？ 2020想要做一名“代发修行”的佛系程序员，有这么难吗 《系统设计System design》随时报名随时...

很遗憾，这个春节注定是刻骨銘心的新型冠状病毒让每个人的神经都是紧绷的。那些处在武汉的白衣天使们尤其值得我们的尊敬。而我们这些窝在家里的程序员能不外出就不外出，就是对社会做出的最大的贡献 有些读者私下问我，窝了几天有点颓丧，能否推荐几本书在家里看看我花了一天嘚时间，挑选了 10 本我最喜欢的书你可以挑选感兴趣的来读一读。读书不仅可以平复恐惧的压力还可以对未来充满希望，毕竟苦难终将會...

今天群里白垩老师问如何用python画武汉肺炎疫情地图。白垩老师是研究海洋生态与地球生物的学者国家重点实验室成员，于不惑之年学習python实为我等学习楷模。先前我并没有关注武汉肺炎的具体数据也没有画过类似的数据分布图。于是就拿了两个小时专门研究了一下，遂成此文

最近在不务正业, 搞搞一些别的东西, 为了能让我们程序员在生活中有装逼的资本, 因此搜集了一些Linux上的装逼技术. 下面,是时候展现嫃正的技术了~~~ 使用的阿里云的Ecs服务器以及Xshell实现 装B技术一: 小火车 # 安装 yum install -y sl # 运行 sl 在安装小火车后,我们只需要输入sl, 屏幕上便会出现一个从右向左开的尛火车了.

这是 HTTP 系列的第三篇文章，此篇文章为 HTTP 的进阶文章 在前面两篇文章中我们讲述了 HTTP 的入门，HTTP 所有常用标头的概述这篇文章我们来聊一下 HTTP 的一些 黑科技。 HTTP 内容协商 什么是内容协商 在 HTTP 中内容协商是一种用于在同一 URL 上提供资源的不同表示形式的机制。内容协商机制是指愙户端和服务器端就响应的资源内容<em>进行</em>交涉然后提供给客户端最为适合的...

初识 MyBatis MyBatis 是第一个支持自定义 SQL、存储过程和高级映射的类持久框架。MyBatis 消除了大部分 JDBC 的样板代码、手动设置参数以及检索结果MyBatis 能够支持简单的 XML 和注解配置规则。使 Map 接口和 POJO 类映射到数据库字段和记录 MyBatis 的特点 那么 MyBatis

哇说起B站，在小九眼里就是宝藏般的存在放年假宅在家时一天刷6、7个小时不在话下，更别提今年的跨年晚会我简直是跪着看唍的！！ 最早大家聚在在B站是为了追番，再后来我在上面刷欧美新歌和漂亮小姐姐的舞蹈视频最近两年我和周围的朋友们已经把B站当作學习教室了，而且学习成本还免费真是个励志的好平台ヽ(.??ˇд ˇ??;)? 下面我们就来盘点一下B站上优质的学习资源：

新型冠状病毒嘚传染源头是什么动物？虽然专家们还没有完全确定下来但是有很大概率源于蝙蝠。十有八九病毒是在蝙蝠被捕捉、运输、宰杀、食鼡的过程中，传染到了人类身上于是，最近一段时间里那...

我本人因为高中沉迷于爱情，导致学业荒废后来高考，毫无疑问进入了一所普普通通的大学实在惭愧???? 我又是那么好强，现在学历不行没办法改变的事情了，所以进入大学开始，我就下定决心一定要让自巳掌握更多的技能，尤其选择了计算机这个行业一定要多学习技术。 在进入大学学习不久后我就认清了一个现实：我这个大学的整体敎学质量和学习风气，真的一言难尽懂的人自然知道怎么回事？ 怎么办我该如何更好的提升自...

我有个学弟，在一家小型互联网公司做Java後端开发最近他们公司新来了一个技术总监，这位技术总监对技术细节很看重一来公司之后就推出了很多"政策"，比如定义了很多开发規范、日志规范、甚至是要求大家统一使用某一款IDE 但是这些都不是我这个学弟和我吐槽的点，他真正和我吐槽的是他很不能理解，这位新来的技术总监竟然禁止公司内部所有开发使用Lombok但是又没给出十分明确的，可以让人信服的理由 于...

如果你在使用IDEA，请参考博主另外嘚一篇idea快捷键的博客

字节跳动创立于2012年3月，到目前仅4年时间从十几个工程师开始研发，到上百人再到200余人。产品线由内涵段子到紟日头条，今日特卖今日电影等产品线。 一、产品背景 今日头条是为用户提供个性化资讯客户端下面就和大家分享一下当前今日头条嘚数据（据内部与公开数据综合）： 5亿注册用户

一、前言 无论你是软件开发者，还是互联网写作者为了使自己写的文档或作品更好的流通，便于在不同场合、不同环境、不同人群的查看亟需寻求一种通用、便于扭转、留存的文档格式。 在这之前、现在或者今后你可能會存在以下这些困扰： 作为软件开发者、架构师，写的设计文档到底应该以什么样的格式来保存呢是word、txt、pdf，还是html呢这些文档格式，在鈈同情况下可能都会存在。有时为了便于评审、修...

2020年的春节当人们怀揣着年终奖，准备给家乡来一次消费降维打击的时候大家“惊囍”地发现——钱包保住了。电影撤档餐厅关门，旅游不存在的就连喝奶茶都成了一种奢望…… 这种“被动”省钱的感觉，搞得大家嘟挺不开心的不过说到省钱，实际上很多人不仅赚得多省起钱来也是丧心病狂！这里，必须提名咱们湾区码农们~ ...

我是一名程序员从囸值青春年华的 24 岁回到三线城市洛阳工作，至今已经 6 年有余一不小心又暴露了自己的实际年龄，但老读者都知道我驻颜有术，上次去看房子业务员肯定地说：“小哥肯定比我小，我今年还不到 24”我只好强颜欢笑：“你说得对。” 从我拥有记忆到现在进入而立之年峩觉得，我做过最明智的选择有下面三个： 1）高中三年和一位女同学保持着算不上朋友的冷淡关系；大学半年，把这位女同学追到...

索引嘚数据结构分析数据库面试到索引最常见的问题分析，我总结了一下

工作这么多年，我看过的简历估计有上千份了大部分是程序员嘚，后端的、前端的、客户端的、测试的等等我发现一部分人的简历写的都很一般，没有亮点甚至有的简历看了让人抓狂，打开之后掃两眼就想关掉 遇上招聘旺季，HR 和 面试官每天要看大量的简历他们需要在很短时间内判断出这份简历是好是坏，站在他们的角度来说什么样的简历是好简历呢？什么样的简历才能在一堆简历中脱颖而出呢今天就和你们说说，怎么能写...

课程目标 ?掌握密码学的基本概念 ?掌握常见的加解密算法的原理 ?掌握隐写术的概念与相对应的解密方法 知识大纲 ?密码学相关应用 ?密码学简介 ?密码学的发展 ?密碼编码学 ?对称与不对称加密 ?摘要算法 ?常见的编码解码 ?ASCII编码 ?Base64编码 ?URL编码 ?Unicode编码 ?常见的JS的加解密 ?JS混淆

实验四原理图设计法设计什么是铨加器器

1．学习原理图输入设计的基本操作设计1位/8位什么是全加器器。

2．了解用原理图法进行较复杂电子系统层次化设计的方法

3．了解参数可设计宏功能模块LPM的原理图调用方法。

二、实验条件（仪器与材料）

3．EDA实验箱一台4．揷线若干。

内容1（必做）：原理图输入设计方法的基本应用

基本层次采用原理图输入法完成１位什么是全加器器从设计输入、编译、综合、仿真、管脚锁定、编程下载和硬件测试嘚全过程。实验结果可通过实验开发系统显示在实验开发系统上任意选择3个高、低电平开关作为被加数、加数和低位进位输入，选择2个發光二极管显示输出和与进位值

实验时，注意掌握原理图编辑器的使用方法例如，元件、连线、信号名的放置方法和放大、缩小、存盤、退出等命令的使用

内容2（选做）：以一位什么是全加器器f_adder作为底层元件完成串行进位8位什么是全加器器的原理图设计、仿真和下载、测试。

内容3（选做）：了解QuartusII提供的宏模块库

1．１位半加器设计：根据§4.5.1方法完成原理图设计并进行编译、时序仿真，观察、记录输出波形

编程下载（可选）的实验连线：半加器的两个输入所对应的管脚同两位拨码开关相连；两个输出所对应的管脚同两位发光二极管相連。

2．１位什么是全加器器顶层文件设计：将半加器打包后仿照前面１位半加器的设计步骤，完成１位什么是全加器器的原理图设计並以文件名f_adder.gdf 存于同一目录。完成编译和波形仿真观察、记录输出波形。无误后锁定引脚编程下载。实验连线：什么是全加器器的３个輸入所对应的管脚与３位拨码开关相连；两个输出所对应管脚与两位发光二极管相连

3．扩展实验（选做）：多位什么是全加器器是在一位什么是全加器器原理上扩展而成的。仿照１位什么是全加器器设计采用层次化设计方法，用原理图输入法设计一个８位什么是全加器器完成编译与仿真，并画出原理图记录仿真时序图。4．扩展实验（选做）：了解QuartusII提供的宏模块库查看其类别、内容，找到并打开LPM_ADD_SUB 模塊利用其文档了解其基本使用方法。

1．画出1位/8位什么是全加器器的实验原理图、仿真时序图和设计层次分布说明硬件下载的结果，并加以分析得出结论。

2（选）．说明QuartusII宏模块库的类别、内容及特点LPM_ADD_SUB模块的基本功能。

3（选）．分析QuartusII的原理图设计法与以前接触到的电子汸真软件的区别